SystemVerilog for Design and Verification using UVM
Produktnummer:
18b5deff12abf54466b8b17b48f7cc0f95
| Autor: | Azadpour, Mark A. |
|---|---|
| Themengebiete: | ASIC Design ASIC Verification B Circuits and Systems Engineering Processor Architectures SystemVerilog SystemVerilog for Design SystemVerilog for Verification UVM Universal Verification Methodology VLSI Verification |
| Veröffentlichungsdatum: | 01.12.2015 |
| EAN: | 9781461417576 |
| Sprache: | Englisch |
| Seitenzahl: | 300 |
| Produktart: | Gebunden |
| Verlag: | Springer US |
| Untertitel: | From RTL to Synthesis |
Produktinformationen "SystemVerilog for Design and Verification using UVM"
Here is a complete guide to using SystemVerilog for ASIC design, from conception to RTL coding, to synthesis and verification. It covers the practical essentials needed for design, verification, synthesis and static timing analysis.
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